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Quartus常见错误

上传用户：halibote523
上传日期：2010-01-15
文件类型：DOC
文件大小：61.50K
资料积分：0分积分不够怎么办？

资料介绍

常见错误分析

1.Found clock-sensitive change during active clock edge at time on
register ""
　　原因：vector source
file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化
。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
　　措施：编辑vector source file
　　2.Verilog HDL assignment warning at : truncated with size
to match size of target (
　　原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]
a;而默认为32位,将位数裁定到合适的大小
　　措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
　　3.All reachable assignments to data_out(10) assign '0', register
removed by optimization
　　原因:经过综合器优化后，输出端口已经不起作用了
　　4.Following 9 pins have nothing, GND, or VCC driving datain port --
changes to this connectivity may change fitting results
　　原因:第9脚，空或接地或接上了电源
　　措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源

标签：Quartus，错误分析

Quartus常见错误

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评论

安博检测实验室· 2012-02-09 19:31:25

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金丝果脯· 2012-01-18 11:12:22

多少积分能下载啊？

金丝果脯· 2012-01-18 11:10:42

积分不够，下载不了

zhaozhong0629· 2011-10-14 00:44:31

不错讲的挺好的

wfnic· 2011-08-05 11:02:18

haohao1

iamlangzi· 2011-06-25 18:53:03

这个资料不错啊，下来看看

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