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DSP/FPGA
Xilinx DCM的使用方法技巧
发布日期：2009-3-6 12:50:52 文章来源：搜电 浏览次数： [pic]189
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目前，大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计，对时
钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求，一
般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。
FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而
使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(Block
Select
RAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时
钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的Virtex
II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。
与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器件原语包括：IBUFG、
IBUFGDS、BUFG、BUFGP、BUFGCE、BUFGMUX、BUFGDLL和DCM等，如图1所示。
1.
IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从
全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。IBUFG支持
AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PC
IX和SSTL等多种格式的IO标准。
2.
IBUFGDS是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用I
BUFGDS作为全局
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