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DSP/FPGA
n.5分频的VHDL实现
发布日期：2009-3-22 11:13:26 文章来源：搜电 浏览次数： [pic]348
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这种分频需要对输入时钟进行操作。基本的设计思想：对于进行n+0.5分频，首先进行模
n的计数，在计数到n-
1时，输出时钟赋为‘1’，回到计数0时，又赋为0，因此，可以知道，当计数值为n-
1时，输出时钟才为1，因此，只要保持计数值n-1
为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-
1为半个时钟周期即是一个难点。从中可以发现，因为计数器是通过时钟上升沿计数，因
此可以在计数为n-
1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿。即在计数值为n-
1期间的时钟下降沿变成了上升沿，则计数值n-
1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，
每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次。
以下是代码：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL
use IEEE.STD_LOGIC_ARITH.ALL
use IEEE.STD_LOGIC_UNSIGNED.ALL
-- Uncomment the following lines to use the declarations that are
-- provided for instantiating Xilinx primitive components
--library UNISIM
--use UNISIM.VComponents.all;
entity nhalffenpin is
PORT (
CLK : IN STD_LOGIC;
PREL : IN STD_LOGIC_VE
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