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高速PCB设计中的信号完整性分析问答

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EDA/PLD

高速PCB设计中的信号完整性分析问答
发布日期:2009-3-6 22:34:17 文章来源:搜电 浏览次数: [pic]150
[pic][pic][pic]一、您好:我看到很多SDRAM的数据、地址总线上都串接了小电阻(10
欧姆到100欧姆);
1、这样做的主要目的是什么?串接的电阻阻值应该怎么来确定?
2、对于程序FLASH(比如NOR型的flash,access
time=70ns)的数据和地址总线需要这样做吗?
不知道你的具体的拓扑结构,我觉得主要是限制信号的反射和过冲的。这要根据你的拓
扑结构以及芯片的驱动能力及时序要求决定。
二、是TR or
TF决定该线路是否为高速信号,在信号的测量中,我们经常会发现信号的上升沿太缓慢
,或出现抖动,那么他究竟有什么因素决定呢?
与逻辑们本身的性能和负载大小有什么具体的关系,以前在作阻抗匹配的时候会发现加
大了窜连珠智慧会增大TR.
决定因素很多,例如你的负载是否太重,你的匹配是否合适,芯片的驱动能力等等。这
个要分DC和AC来分析,我们在设计时主要看AC,驱动外的负载在芯片Switch时,可等效
为阻容电路,实际就是驱动芯片对这个阻容的充放电能力。
加大串连电阻的阻值,RC电路的时间常数显然会增加,你的上升下降沿自然会变缓。
三、在做AGND和DGND的分割时,隔离槽的宽度多少为合适?8mil是否足够(falltime=
3ns)?
如果是Agnd和Dgnd的话,主要是看EMC的要求和加工的要求(防止短路),我们一般是5
0mil,8mil可能太小. Dear sir,
四、Could you tell me how to identify the reasons that cause SI problems
from the waveforms of a signal? For example: it's……
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