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EDAPLD论文
使用PLD内部锁相环解决系统设计难题
摘要：从整个应用系统的角度，理解和分析PLD内部锁相环；在此基础上，深入剖析锁相
环的相移结构，同时用这个技术解决系统设计难题。
关键词：PLD 内嵌锁相环 FIFO XBUS
引言
微电子技术的发展趋势是片上系统（SoC），也就是在一块芯片上实现整个系统，包
括模拟部分和数字部分。作为IC产业中重要的一个分支，可编程逻辑器件（PLD）也在努
力向这个方向发展。无论是Xilinx还是Altera，它们最新的PLD产品中都集成了诸如PCI
接口、乘法器、MCU核以及DSP核等部件，有的甚至集成了完整的微处理器。例如，Xlin
ux的Vietex2-Pro系列就是集成了PowerPC微处理器。
锁相环技术是模拟集成电路设计中一个重要的研究方向。但是，现在中高档的可编程
逻辑器件一般都集成有片内的锁相环（如Xilinx的Spartan2系列，Altera的Cyclone系列
）。锁相环一端连接外部全局时钟或者全局控制信号，另一端连接可编程逻辑器件内部
专门的布线网络，可以最大程度地减少全局时钟信号到片内各个部分的布线延迟，有效
地消除了时钟偏移而带一的各种问题。同时，锁相环一般都提供了倍频、分频、相移三
个功能。
1 应用背景介绍
本文用FPGA实现FIFO，连接PCI与TI的TMS320C6204的扩展总线，与DSP传输数据的时
钟达到100MHz。由于DSP的接口对于时钟和信号的要求很苛刻，所以下面具体分析核心的
DSP的XBUS时序。
DSP的扩展总线（XBUS）是一个32位宽的总线，支持与异步外设、异步/同步FIFO、P
CI桥以及外部主控处理器等的接口。它同时提供一个灵活的总线仲裁机制，可以内部进
行仲裁，也可以由外部逻辑完成。
本文中使用XBUS的同步FIFO接口。如果是要读取F
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