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存储器论文
DDR SDRAM控制器的FPGA实现
摘要：ＤＤＲ
ＳＤＲＡＭ高容量和快速度的优点使它获得了广泛的应用，但是其接口与目前广泛应用
的微处理器不兼容。介绍了一种通用的ＤＤＲ
ＳＤＲＡＭ控制器的设计，从而使得ＤＤＲ ＳＤＲＡＭ能应用到微处理器中去。
关键词：ＤＤＲ ＳＤＲＡＭ控制器 延时锁定回路 ＦＰＧＡ
ＤＤＲ
ＳＤＲＡＭ是建立在ＳＤＲＡＭ的基础上的，但是速度和容量却有了提高。首先，它使
用了更多的先进的同步电路。其次，它使用延时锁定回路提供一个数据滤波信号。当数
据有效时，存储器控制器可使用这个数据滤波信号精确地定位数据，每１６位输出一次
，并且同步来自不同的双存储器模块的数据。
ＤＤＲ
ＳＤＲＡＭ不需要提高时钟频率就能加倍提高ＳＤＲＡＭ的速度，因为它允许在时钟脉
冲的上升沿和下降沿读写数据。至于地址和控制信号，还是跟传统的ＳＤＲＡＭ一样，
在时钟的上升沿进行传输。
由于微处理器、ＤＳＰ等不能直接使用ＤＤＲ
ＳＤＲＡＭ，所以本文介绍一种基于ＦＰＧＡ的ＤＤＲ ＳＤＲＡＭ控制电路。
图1 DDR SDRAM控制器逻辑图
１ ＤＤＲ ＳＤＲＡＭ控制器的设计
１．１总体逻辑图
ＤＤＲ
ＳＤＲＡＭ控制器的总体逻辑图如图１所示。主要由ＤＤＲ控制模块（Ｃｏｎｔｒｏｌ
ｌｅｒ）、ＤＤＲ接口模块ｄｄｒ＿ｉｎｔｅｒｆａｃｅ以及延时锁定回路模块（Ｄ
ＬＬ）三部分组成。下面详细介绍各个模块的设计。
１．２ ＤＤＲ控制模块的设计
ＤＤＲ控制模块包含了主要的状态转换。处理器通过ｓｙｓ＿ｃｍｄ对ＤＤＲ控制模
块写入命令，完成总线仲裁、解释命令、时序分配等任务。当ＤＤＲ接口模块对ＤＤＲ
ＳＤＲＡＲ数据读写时便进行控制。
控制器的状态机如图２所示。控制器开始设置在空闲（Ｉｄｌｅ）状态，接下去的状
态根据控制命令的不同可以是
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