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EDAPLD论文
异步FIFO结构及FPGA设计
摘要：首先介绍异步FIFO的概念、应用及其结构，然后分析实现异步FIFO的难点问题及
其解决办法；在传统设计的基础上提出一种新颖的电路结构并对其进行综合仿真和FPGA
实现。
关键词：异步电路 FIFO 亚稳态 格雷码
1 异步FIFO介绍
在现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟
。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO（Firs
t In First
Out）是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系
统之间快速而方便地传输实时数据。在网络接口、图像处理等方面，异步FIFO得到了广
泛的应用。
异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲
在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，
因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个
难点。本文介绍解决这一问题的一种方法。
图1是异步FIFO的结构框图。
由图1可以看出：整个系统分为两个完全独立的时钟域——读时钟域和写时间域；FIFO
的存储介质为一块双端口RAM，可以同时进行读写操作。在写时钟域部分，由写地址产生
逻辑产生写控制信号和写地址；读时钟部分由读地址产生逻辑产生读控制信号和读地址
。在空/满标志产生部分，由读写地址相互比较产生空/满标志。
2 异步FIFO的设计难点
设计异步FIFO有两个难点：一是如何同步异步信号，使触发器不产生亚稳态；二是如
何正确地设计空、满以及几乎满等信号的控制电路。
下面阐述解决问题的具体方法。
2.1 亚稳态问题的解决
在数字集成电路中，触发器要满足setup/hold的时间要求。当一个信号被
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