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EDAPLD论文
基于模糊控制的迟早门同步器及其FPGA实现
摘要：介绍了迟早门同步器的基本工作原理，提出了在迟早门同步器中引入模糊逻辑控
制获得较小相位抖动的方法，给出了迟早门同步器在ＦＰＧＡ上的具体实现。
关键词：符号同步 模糊控制 ＦＰＧＡ
在数字通信系统中，必须以符号速率对解调器的输出进行周期性地采样。为此，接收
器需要一个采样时钟信号，这个时钟信号的频率和符号速率相等，相位则必须保证采样
时刻是最佳的。在接收器中获得这个采样时钟的过程被称为符号同步或符号定时恢复。
迟早门（Ｅａｒｌｙ－ｌａｔｅ
Ｇａｔｅ）是实现符号同步的重要方法之一，广泛运用于各种数字通信系统中。本文提
出的基于模糊控制的迟早门与传统的迟早门相比，具有同步速度快、过冲小、相位抖动
小等优点。在其ＦＰＧＡ实现中，采用了离线计算实时查表控制的方法，并针对实际应
用的情况，将控制表转化为逻辑方程，进一步简化了电路。
１ 迟早门简介
一阶闭环平衡双积分型迟早门结构如图１所示。
早门累加器和迟门累加器分别在两个连续的半符号周期内对输入数据的采样值进行累加
，即计算前半符号周期和后半符号周期内接收到的信号的能量，它们与一个减法器共同
构成了相位检测器。为了保证相位检测的有效性，采样时钟的频率必须是符号速率的偶
数倍，一般至少要为８倍。如果接收到的信号为连续的０或１，那么相位误差Δｅ为零；
如果接收到的信号中０、１交替出现，那么相位误差Δｅ可能不为零。误差累加器和比较
器构成了一阶低通环路滤波器，相位误差累加值与一个门限值比较，产生的差值控制本
地生成的数据时钟相位。相位误差累加值的符号决定数据时钟的相位是前移还是后移，
每次相位调整的幅度是固定的，调整的门限值也是固定的。控制逻辑根据本地生成的数
据时钟决定早门累加器、迟门累加器和误差累加器的工作时序。
若迟早门的采样周期为Ｔｓ，数控振荡器
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