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第12章 建 模 实 例
本章给出了一些用 Verilog HDL 编写的硬件建模实例。
12.1 简单元件建模
连线是一种最基本的硬件单元。连线在 Verilog HDL 中可被建模为线网数据类型。考虑 4
位与门，其行为描述如下：
`timescale 1ns/1ns
module And4 ( A, B, C );
input [3:0] B, C;
output [3:0] A;
assign #5 A = B & C ;
endmodule
&(与)逻辑的时延定义为 5 ns 。这个模型代表的硬件如图 12-1所示。
门时延为5 ns
图12-1 一个4位与门
本实例和下面的实例表明布尔等式如何在连续赋值语句中被建模为表达式。连线单元能
被建模为线网数据类型。例如，在下面的描述中， F表示将 ~ ( 非)操作符的输出连接到 ^ ( 异或 )
操作符输入的线网。该模块表示的电路如图 12-2所示。
module Boolean_Ex (D, G, E, );
input G, E ;
output D;
wire F ;
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