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第8章 行 为 建 模
在前几章中，我们已经介绍了使用门和 U D P 实例语句的门级建模方式，以及用连续赋值
语句的数据流建模方式。本章描述 Verilog HDL 中的第三种建模方式，即行为建模方式。为充
分使用 Verilog HDL，一个模型可以包含所有上述三种建模方式。
8.1 过程结构
下述两种语句是为一个设计的行为建模的主要机制。
1) initial 语句
2) always 语句
一个模块中可以包含任意多个 i n i t i a l或 a l w a y s语句。这些语句相互并行执行，即这些语句
的执行顺序与其在模块中的顺序无关。一个 i n i t i a l语句或 a l w a y s 语句的执行产生一个单独的控
制流，所有的 initial 和always语句在 0时刻开始并行执行。
8.1.1 initial 语句
initial 语句只执行一次。 initial 语句在模拟开始时执行，即在 0时刻开始执行。 initial 语句
的语法如下：
initial
[timing_control] procedural_statement
procedural_statement是下列语句之一：
)//阻塞或非阻塞性过程赋值语句 //
procedural_assignment (blocking or non-blocking
procedural_continuous_assignment
conditional_statement
case_statement
loo
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