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第7章 数据流模型化
本章讲述 Verilog HDL 语言中连续赋值的特征。连续赋值用于数据流行为建模；相反，过
程赋值用于 ( 下章的主题 )顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模。
7.1 连续赋值语句
连续赋值语句将值赋给线网 (连续赋值不能为寄存器赋值 )，它的格式如下 ( 简单形式 )：
assign LHS_target = RHS_expression
;
例如，
wire [3:0] Z, Preset, Clear; 线网说明
//
assign Z = Preset & Clear; 连续赋值语句
//
连续赋值的目标为 Z ，表达式右端为“ Preset & Clear ”。注意连续赋值语句中的关键词
assign。
连续赋值语句在什么时候执行呢 ? 只要在右端表达式的操作数上有事件 (事件为值的变化 )
发生时，表达式即被计算；如果结果值有变化，新结果就赋给左边的线网。
在上面的例子中，如果 P re s e t或 C l e a r 变化，就计算右边的整个表达式。如果结果变化，
那么结果即赋值到线网 Z 。
连续赋值的目标类型如下 :
1) 标量线网
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