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门电平模型化

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第5章 门电平模型化
本章讲述 Verilog HDL 为门级电路建模的能力,包括可以使用的内置基本门和如何使用它
们来进行硬件描述。

5.1 内置基本门

Verilog HDL 中提供下列内置基本门:
1) 多输入门:
and, nand,or, nor,xor,xnor
2) 多输出门:
buf, not
3) 三态门:
bufif0, bufif1, notif0,notif1
4) 上拉、下拉电阻:
pullup, pulldown
5) MOS 开关:
cmos, nmos, pmos, rcmos, rnmos, rpmos
6) 双向开关:
tran,tranif0, tranif1, rtran, rtranif0, rtranif1
门级逻辑设计描述中可使用具体的门实例语句。下面是简单的门实例语句的格式。
gate_type[instance_name ] (term1, term2, . . . ,termN
);
注意, i n s t a n c e _ n a m e是可选的; g a t e _ t y p e 为前面列出的某种门类型。各 t e r m 用于表示与
门的输入 /输出端口相连的线网或寄存器。
同一门类型的多个实例能够在一个结构形式中定义。语法如下 :
gate_type
[ instance_name1] ( term11, term12, . . .,term1N
……
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