首页|嵌入式系统|显示技术|模拟IC/电源|元件与制造|其他IC/制程|消费类电子|无线/通信|汽车电子|工业控制|医疗电子|测试测量
首页 > 分享下载 > 常用文档 > HDL指南

HDL指南

资料介绍
HDL指南
下载



第2章 HDL指南
本章提供 HDL语言的速成指南。

2.1 模块

模块是 Verilog 的基本描述单位,用于描述某个设计的功能或结构及其与其他模块通信的
外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述 ; 设计的
数据流行为使用连续赋值语句进行描述 ; 时序行为使用过程结构描述。一个模块可以在另一个
模块中使用。
一个模块的基本语法如下:
module module_name (port_list);
Declarations:
reg, wire, parameter,
input, output, inout,
function, task, . . .
Statements:
Initial statement
Always statement
Module instantiation
Gate instantiation
UDP instantiation
Continuous assignment
endmodule
说明部分用于定义不同的项,例如模块描述中使用的寄存器和参数。语句定义设计的功
能和结构。说明部分和语句可以散布在模块中的任何地方;但是变量、寄存器、线网和参数
等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性 , 最好将所有的说
明部分放在语句前。本书中的所有实例都遵守这
HDL指南
本地下载

评论