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高速数字串行加法器及其应用

资料介绍
高速数字串行加法器及其应用

高速数字串行加法器及其应用
摘要:与传统加法器相比,数字串行加法器具有工作频率高、占用资源少、设计灵活等
优点。介绍了数字串行加法器的原理,说明了该加法器在FPGA上的实现要点及其在匹配
滤波器设计中的应用。
    关键词:加法器 位并行 数字串行 FPGA 匹配滤波器
与传统DSP相比,定制DSP具有速度更高、设计灵活、易于更改等优点,常常应
用于设计方案和关键算法的验证。
在DSP运算中,加法是最常用的。常见的加法器是位并行的(Bit-paral
lel),在一个时钟周期内完成加法运算。其速度较高,占用的资源较多。但是,在
很多应用中,并不需要这么高的速度,而且希望减小资源消耗。这时可以采用数字串行
(Digit-serial)加法器,利用多个时钟周期完成一个完整的加法运算,
从而使占用的资源大幅度减少。为了使数字串行加法器具有更广泛的应用范围,设计的
关键是要使电路达到尽可能高的工作频率,以取得高的数据吞吐量(Throughp
ut),从而满足系统其它部分的速度要求。
1 数字串行加法器
在数字串行加法器中,字长为W的操作数被分为P个位宽为N(N能被W整除,P=
W/N)的数字,然后从低位开始相加,在P个时钟内完成加法操作。P个时钟周期称
为一个采样周期(Sample Period)。
N=2的数字串行加法器结构如图1所示。如果输入操作数的字长为8,那么串行加
法器可以在4个时钟周期内完成加法运算。这个加法器只用了两个全加器的资源,比一
般的8bit行波进位加法器小。
数字串行加法器的控制也比较简单,输入移位寄存器完成并行-串行转换功能,通过
移位操作不断为加法器提供位宽为N的操作数;Control信号指示了新采样周期
的开始,此时carry清零;输出移位寄存器完成串行-并行转换,输出计算结果。

对于特定的输入字长,通过选择不……
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