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04 FPGA视频教程_明德扬至简设计法__FPGA资料_ output delay约束

资料介绍
输出延时约束和输入延时一样,也是约束的重点。按照同样的思路,明德扬把输出约束分成两大类:系统同步和源同步,其中源同步分成SDR和DDR两场景,而DDR又可再细分成边沿对齐和中心对齐。
以上每种情况,其约束语句、获取参数的方法都是不一样的。
想知道具体情况,欢迎观看本节视频。
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04 FPGA视频教程_明德扬至简设计法__FPGA资料_ output delay约束
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