明德扬高效的VERILOG设计模版 01 基于明德扬课程的GVIM教程_FPGA教程_至简设计法_GVIM资料

上传用户：billow兔
上传日期：2017-07-27
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资料介绍

本视频介绍基于明德扬课程的GVIM模板。明德扬的模板，包含了至简设计法的计数器、状态机、FIFO和模块结构等，这些是RTL代码最常见的部分。使用这些模板的时候，工程师只需按顺序填空，就能快速地进行设计，可节省大量时间。如果您想了解更多至简设计，请关注明德扬官网（www.mdy-edu.com）或加群【544453837】和【529106584】

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