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vim插件:提高Verilog和UVMtestbenchcoding效率的利器

资料介绍

Verilog部分:
自动产生端口信号列表;
自动产生信号声明;
自动例化(能够识别例化之后连接的变更,优于emacs)
自动产生一些有规律的代码(类似generate语句)
用户定义参数化模版
UVM部分:
自动产生interface
自动产生uvm_field_*
各种uvm类的模版
Verilog UVM Aide.pdf

安装:
plugin.rar

将vlog_utilities.vim和uvm_utilities.vim拷贝到~/.vim/plugin下面
vlog_aide.tar

将vlog_aide拷贝到任何目录,假设~/xxx/
假设你的rlt文件所在路径为:/proj/aaa/rtl
把以下代码添加到你的.cshrc里面
setenv VLOG_AIDE_HOME ~/xxx
setenv VLOG_LIBRARY_PATH ~/xxx/lib
setenv VLOG_AIDE_RTL_PATH /proj/aaa/rtl

Example在vlog_aide/example下面

……
标签:FPGA资源IC设计
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