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CPU并行处理体系结构

资料介绍
CPU并行处理体系结构
CPU并行处理体系结构

齐家月
一 指令流水线
二 超标量与动态调度
三 超长指令字
四 超线程
五 多内核


清华大学微电子学研究所 齐家月 2
一、指令流水线
1.概述
流水线是多条指令在执行中重迭
的一种实现技术。它是使当今处理器
高速的关键。
只要将资源分隔成各级,便可使
任务按流水方式完成。

清华大学微电子学研究所 齐家月 3
如 MIPS指令采用5步:
(1)从存储器中取指
(2)译码时读寄存器
(3)执行操作或计算地址
(4)在数据存储器中存取一操作数
(5)将结果写入寄存器


清华大学微电子学研究所 齐家月 4
图6.2示出了各个指令以及各功能部件的执
行时间。
单周期设计必须允许最慢指令,即LW。所
以每条指令均需8ns。
图6.3中非流水线设计中第一条和第四条指
令间时间为3×8ns即24ns。
每个流水线级占一个时钟周期,所以时钟周
期要选长到完成最慢操作,即2ns而非1ns。此
例性能改善为3×2ns即6ns。

清华大学微电子学研究所 齐家月 5
清华大学微电子学研究所 齐家月 6
流水线加速公式:在理想情况下,如果各级完
美平衡,则

指令间时间非流水
指令间时间流水 =
流水线级数

实际情况加速略小于流水线级数,原因:
不完美平衡
包含开销
当增加指令时,如1003条指令,则总的执行时间为
1000×2ns+14ns=2014ns。
非流水线机器为1000 ×8ns+24ns=80
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