基于FPGA的高频时钟的分频和分配设计

基于FPGA的高频时钟的分频和分配设计

基于FPGA的高频时钟的分频和分配设计
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摘要：介
绍了为PET（正电子发射断层扫描仪）的前端电子学模块提供时间基准而设计的一种新型
高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与
分配，并用LVDS传输标准对生成的多路时钟信号进行传输，从而最大程度地减少了输出
各路时钟之间的延时偏差，同时利用低压差分信号的传输特性增强了信号
的抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。
    关键词：FPGA；高频时钟；VHDL
１ 引言
随
着应用系统向高速度、低功耗和低电压方向的发展，对电路设计的要求越来越高传统集
成电路设计技术已无法满足性能日益提高的整机系统的要求。同时，由于
ＩＣ设计与工艺技术水平的提高，集成电路规模越来越大，复杂程度越来越高。目前已
经可以将整个系统集成在一个芯片上，即片上系统（Ｓｙｓｔｅｍ ｏｎ ａ
Ｃｈｉｐ缩写为ＳＯＣ），这种芯片以具有系统级性能的复杂可编程逻辑器件（ＣＰＬ
Ｄ）和现场可编程门阵列（ＦＰＧＡ）为主要代表。与主要实现组合逻辑功
能的ＣＰＬＤ相比，ＦＰＧＡ主要用于实现时序逻辑功能。对于ＡＳＩＣ设计来说，采
用ＦＰＧＡ在实现小型化、集成化和高可靠性系统的同时，还可以减少风险、
降低成本、缩短开发周期。

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２　系统硬件组成
本
文介绍的时钟板主要由于为ＰＥＴ（正电子发射断层扫描仪）的前端电子学模块提供３
２路系统时钟（６２．５ＭＨｚ）和３２路同步时钟（４ＭＨｚ）。时钟信号
之间的偏差要求在２ｎｓ之内。为了消除各路时钟信号之间的偏差，文中介绍利用ＦＰ
ＧＡ来实现主时钟的分频、零延时输出和分配，同时利用ＬＶＤＳ技术实现多
路时钟的传输的实现方法。图１所示是其硬件设计示意图。
由
图１可知，