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cadence教程
DIVA中寄生元器件提取语句介绍
DIVA中关于寄生元件提取的语句很多，分别是measureParasitic、multiLevelParasiti
c、measureFringe、calculatParasitic、saveParasitic、attachParasitic。下面将就
它们的用法作一些简单的介绍：
在介绍之前，我们有必要澄清几个概念:首先，我们为什么要对版图进行寄生元件提取？
很简单，我们都知道，在电路的版图当中，由于工艺上的或是其他的一些不可避免的因
素的影响，会产生一些寄生的元件。比如说：寄生电容、寄生电阻等等。而这些寄生元
件又往往会对我们的电路特性带来负面的影响，所以我们得尽量的减少其生成。但就如
上面所说的一样，一些寄生元件的产生有其必然性，这就要求我们设计的芯片能够在这
些负面的影响下也能体现较好的特性。所以在一块芯片的版图完成之后，我们所要进行
的很重要的一步工作就是提取版图中的寄生参数并将其代入电路中进行模拟。这就是我
们所说的后模拟。只有经过后模拟的版图才是最接近实际情况的器件版图。
另外，我们知道，在版图验证中LVS
是非常重要的。在我们做完寄生参数的提取工作之后，下一步要进行的将是带寄生参数
的SPICE模拟。也就是说我们所提取得那些寄生参数将被加入到SPICE的网表（netlist）
中去。但是，在LVS
中我们却不能将这些寄生元件加入到其网表中，因为这些元件在原始版图中事实上是不
存在的。所以，我们将会得到两个不同的视图（view）：SPICE view和LVS view。
接下来，我们将进入正题。在具体到每一个语句之前，我先介绍一下后面会经常用到
的一些测量语句。Area：面积
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