采用FPGA设计SDH设备时钟

介绍了一种采用FPGA设计的SDH设备时钟的构成及设计原理;并给出了相关的测试结果;测试结果表明该SDH设备时钟完全满足ITU-T G.813建议规范的各项时钟指标要求.


采用ＦＰＧＡ设计ＳＤＨ设备时钟
唐石平，臧大军，朱俊明
（清华大学电子工程系，北京１０００８４）

摘 要：介绍了一种采用ＦＰＧＡ设计的ＳＤＨ设备时钟的构成及设计原理；并给出了相关的测试
结果；测试结果表明该ＳＤＨ设备时钟完全满足ＩＴＵ―Ｔ Ｇ．８１３建议规范的各项时钟指标要求。
关键词：现场可编程门阵列 同步数字体系ＳＤＨ设备时钟ｎ＇Ｕ―Ｔ Ｇ．８１３建议全数字式锁相环

ＳＤＨ设备时钟（ＳＥＣ）是ＳＤＨ光传输系统的重要组成 并且能够在三种模式之间进行平滑切换。由于ＩＴＵ―Ｔ
部分，是ＳＤＨ设备构建同步网的基础，也是同步数字体 Ｇ．８１３建议规定的ＳＥＣ带宽较窄（一３ｄｂ带宽在１―１０Ｈｚ
系（ＳＤＨ）可靠工作的前提。ＳＥＣ的核心部件由锁相环构 内），且需要在三种工作模式下输出稳定的时钟，同时还
成。网元通过锁相环跟踪同步定时基准，并通过锁相环 要保证在三种模式切换过程中输出时钟稳定（即平滑切
的滤波特性对基准时钟在传输过程中产生的抖动和漂 换），采用模拟锁相环（ＡＰＬＬ）很难实现。因此一般采用
移进行过滤。而当基准源不可用时，则由ＳＥＣ提供本地