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基于FPGA的E1/VC-4数字复接器的设计与实现

资料介绍
在分析同步数字体系中2.048Mbps支路信号E1异步映射复用进VC-4的过程的基础上,对系统中各功能模块的设计原理进行了详细阐述,重点讨论了时钟/使能信号产生电路的功能及设计.最后,完成了E1/VC-4复接器电路的设计与实现,并基于ALTRA/EP1C6T144C8环境完成了验证.


基于FPGA的E1/VC一4数字复接器的设计与实现
赵雷,李惠军
(山东大学 信息科学与工程学院,山东济南250loo)

摘要:在分析同步数字体系中2.048Mbps支路信号E1异步映射复用进VC一4的过程的基础上
,对系统中各功能模块的设计原理进行了详细阐述,重点讨论了时钟/使能信号产生电路的功能及设计。
最后,完成了E1/VC一4复接器电路的设计与实现,并基于AUlERA/EPlC6T144C8环境完成了验证。
关键词:专用集成电路同步数字体系异步映射数字复接器时分复用

近年来,作为新一代的传输技术,同步数字体系 个基帧组成,并且设置了一个负调整机会比特S1和一
SDH(Synchronous Digital Hierarchy)以其具有全球统 个正调整机会比特S2…。支路信号E1的帧频为8kHz,
一的标准接口、灵活的电路调度和网络管理方式、高可 ……
基于FPGA的E1/VC-4数字复接器的设计与实现
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