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3-DES IP核的VerilogHDL设计

资料介绍
首先介绍了3-DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高速的3-DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块.为了能更好地与其他IP核互联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能.


3_DES lP桉的
王甫莉1,陈健1,郭晋亮2
(1.西安电子科技大学通信工程学院,陕西西安710071;
2.西安电子科技大学微电子学院,陕西西安710071)


摘要:首先介绍了3一DES算法的加密/解密原理,在此基础上,采用流水线技术,设计了一种高
速的3一DES加/解密IP核,并用VerilogHDL语言描述其中的各个模块。为了能更好地与其他IP核互
联,为该IP核设计了输入输出控制信号,同时将其下载到FPGA中进行验证,获得了良好的性能。
关键词:3一DES IP流水线


随着超大规模集成电路技术以及EDA工具的快速发 用流水线技术必须满足:该设计的处理流程可以分为若
展,人们提出了基于IP核的系统设计理论。IP核集成了 干个步骤,整个数据处理是“单流向”的(即没有反馈),
设计者所需的复杂逻辑,并通过了预先的定义和验证,它 前一个步骤的输出是下一个步骤的输入。流水线设计在
可以缩短设计周期、减少冒险、提高系统整体性能。 很长组合路径中引入了寄存器,寄存器会增加等待时
在通信和计算机网络高速发展的今天,网络中数据 ……
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