H.264 baseline解码器中运动补偿模块的硬件设计

完成了H.264 baseline解码器中运动补偿模块的Verilog建模,通过了功能验证和综合.该运动补偿模块可用于H.264 baseline解码器的FPGA实现和ASIC实现.


Ｈ．２６４ ｂａｓｅ¨ｎｅ解码器中运动补偿模块的硬件设计
俞尧，杨华中
（清华大学电子工程系，北京１０００８４）


摘要：完成了Ｈ．２６４ ｂａｓｅｌｉｎｅ解码器中运动补偿模块的Ｖｅｒｉｌｏｇ建模，通过了功能验证和综合。该
运动补偿模块可用于Ｈ．２６４ ｂａｓｅｌｉｎｅ解码器的ＦＰＧＡ实现和ＡＳＩＣ实现。
关键词：Ｈ．２６４运动补偿模块硬件设计


Ｈ．２６４是ｒＩ＇Ｕ―Ｔ（ＶＣＥＧ）和ＩｓＯ／ＩＥＣ（ⅣＴ）联合提出的 块中，而是独立成为一个模块。该模块的硬件设计也已
新一代的视频编码标准，该标准于２００３年公布。Ｈ．２“ 完成。本运动补偿模块的顶层结构及周边模块的结构如
标准承诺将在编码压缩性能上超过以往所有的视频编 图１所示。其中虚线框所示为运动补偿模块的顶层结构。
码标准（ＭＰＥＧ２，ＭＰＥＧ４，Ｈ．２６３等）。Ｈ．２６４包含７个不同
控制信号－一一一…－一一－－…－－－－一一一．
的档次，其中ｂ硼吐ｎｅ档次适合于手持设备、个人终端等
应用。
在Ｈ．２６４ ｂ艄ｅｌｉｎｅ解码器的ＦＰＧＡ或ＡＳＩＣ实现中，
运动补偿模块占据十分重要的地位。一般来讲，在整个

解码器中，运动补偿模块往往