资料介绍
提出了一种采用FPGA实现自适应同步器的设计.该同步器利用采样时钟与输入数据的周期特性,预测时钟与数据的相位关系,自适应地选择时钟上升沿或下降沿锁存,使数据变化避开时钟沿的亚稳态窗,降低出现亚稳态的概率.该同步器设计选用Xilinx公司的FPGA,应用Synplify综合工具和ISE提供的约束功能,仅用16个SLICE资源.
白适应同步器的ＦＰＧＡ实现
张国星，高俊峰
（中国科学院电子学研究所，北京１０００８０）
摘要：提出了一种采用ＦＰＧＡ实现自适应同步器的设计。该同步器利用采样时钟与输入数据的
周期特性，预测时钟与数据的相位关系，自适应地选择时钟上升沿或下降沿锁存，使数据变化避开时
钟沿的亚稳态窗，降低出现亚稳态的概率。该同步器设计选用ｘｉｌｉＩｌＸ公司的ＦＰＧＡ，应用Ｓｙｎｐｌｉｆｙ综合
工具和ＩＳＥ提供的约束功能，仅用１６个ＳＵＣＥ资源。
关键词：自适应同步器亚稳态ＦＰＧＡ
在许多高速数据采集系统中，数据正确锁存是设计 １１５ＭＨｚ １８５ＭＨｚ
者必须要面对的问题。特别是在内部时钟与外部时钟采 时钟 ｌ时钟
一地
用同一个时钟源的基于ＦＰＧＡ的高速数据采集系统中，
由于走线延时、器件延时、ＦＰＧＡ输入管脚延时，导致
ｎ．ＧＡ输入数据与ＦＰＧＡ内部时钟的相对相位关系不确
定；在时钟频率可变的情况下，相对相位关系还会随频
率变化。在ＦＰＧＡ内部
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