基于FPGA的并行DDS

介绍一种提高直接数字合成器(DDS)系统时钟频率的并行处理方法.给出了一个基于现场可编程门阵列(FPGA)的具有400MHz系统时钟频率DDS电路的实现方法和实验测试结果.采用直接中频输出方式,输出频率范围250 MHz～350 MHz,频率分辨率6Hz,寄生信号抑制50dB.该DDS电路具有接口简单、使用灵活等优点,可用于雷达、电子战领域的宽带信号产生.


基于ＦＰＧＡ昀并行ＤＤＳ
周国富卜２
（１．北京理工大学，北京１０００８１；２．中国电子设备系统工程公司，北京１０００８３）

摘要：介绍一种提高直接数字合成器（ＤＤＳ）系统时钟频率的并行处理方法。给出了一个基于现
场可编程门阵列（ＦＰＧＡ）的具有４００ＭＨｚ系统时钟频率ＤＤＳ电路的实现方法争实验测试结果。采用直
接中频输出方式，输出频率范围２５０ＭＨｚ一３５０ＭＨｚ，频率分辨率６Ｈｚ，寄生信号抑制５０ｄＢ。该ＤＤｓ电路
具有接口简单、使用灵活等优点，可用于雷达、电子战领域的宽带信号产生。
关键词：直接数字合成（ＤＤＳ）现场可编程ｎ阵列（ＦＰＧＡ）宽带并行处理


ＦＰＧＡ―ｂａｓｅｄ ｐａｒａｌｌｅｌ ＤＤＳ

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