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TPC码译码器硬件仿真的优化设计

资料介绍
介绍一种TPC码迭代译码器的硬件设计方案,基于软判决译码规则,采用完全并行规整的译码结构,使用VHDL硬件描述语言,实现了码率为1/2的(8,4)二维乘积码迭代译码器,并特别通过硬件测试激励来实时测量所设计迭代译码器的误码率情况,提出了优化设计方案,和传统的硬件仿真方法相比大大提高了仿真效率.仿真结果证明该译码器有很大的实用性和灵活性.


TPC码译码器硬件仿真的优化设计
郭丽,蒋卓勤
(西安通信学院,陕西西安7101()6)


摘要:介绍一种仲C码迭代译码器的硬件设计方案,基于软判决译码规则。采用完全并行规整
的译码结构,使用VHDL硬件描述语言,实现了码率为1,2的(8,4)二维乘积码迭代译码器,并特别通
过硬件测试激励来实时测量所设计迭代译码器的误码率情况,提出了优化设计方案,和传统的硬件仿
真方法相比大大提高了仿真效率。仿真结果证明该译码器有很大的实用性扣灵活性。
关键词:Ⅱ,c码软判决译码外信息速代译码VHDLⅡBA



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TPC码译码器硬件仿真的优化设计
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