verilog HDL笔记

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verilog HDL 笔记更新

一般认为
Verilog HDL 在系统级抽象方面比 VHDL 略差一些，而在门级开关电路描述方面比 VHDL
要强的多

写了第一个 verilog 程序，是一个加法器内容如下
module adder(count,sum,a,b,cin);
input[2:0] a,b;
input cin;
output count;
output [2:0] sum;
assign{count,sum}=a+b+cin;
endmodule

开始编译出现了几次错误，后来发现给实体的命名和程序中实体要一致而且大小写要一样，
整个程序是嵌套再 module 和 endmodule 当中的

而其中的注释和 C/C++类似，用//和/*…*/来标明

module compare(equal,a,b);
output equal;
input [1:0] a,b;
assign equal=(a==b)?1:0;//和 C 语言中的相同
endmodule

verilog 的基本设计单元是”模块（BLOCK）”。一个模块由两个部分组成，一部分描述端口，
一部分描述逻辑功能，即定义输入是如何影响输出的。如下

module block(a,b,c,d);
input a,b;
output c,d;

assign c=a|b;
assign d=a&b;
endmodule

模块中最重要的部分是逻辑功能定义。有三种方法可以再模块中产生逻辑。
1、用”assign”声明语句
如：assign a=b&c;