状态机学习笔记

FSM (finite state machine)学习笔记
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状态机学习笔记

FSM (finite state machine)学习笔记

1．为什么要使用状态机

利用 VHDL 设计的实用逻辑系统中，有许多是可以利用有限状态机的设计方案来描述和实
现的。无论与基于 VHDL 的其它设计方案相比，还是与可完成相似功能的 CPU 相比较，状
态机都有其难以超越的优越性，它主要表现在以下几方面：

a. 有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。状态机的工作方式是根
据控制信号按照预先设定的状态进行顺序运行的，状态机是纯硬件数字系统中的顺序控制电
路，因此状态机在其运行方式上类似于控制灵活和方便的 CPU，而在运行速度和工作可靠
性方面都优于 CPU。

b. 由于状态机的结构模式相对简单，设计方案相对固定，特别是可以定义符号化枚举类型
的状态，这一切都为 VHDL 综合器尽可能发挥其强大的优化功能提供了有利条件。而且，
性能良好的综合器都具备许多可控或自动的专门用于优化状态面的功能。

c. 状态机容易构成性能良好的同步时序逻辑模块，这对于对付大规模逻辑电路设计中令人
深感棘手的竞争冒险现象无疑是一个上佳的选择。为了消除电路中的毛刺现象，在状态机设
计中有多种设计方案可供选择。

d. 与 VHDL 的其它描述方式相比，状态机的 VHDL 表述丰富多样、程序层次分明，结构清
晰，易读易懂；在排错、修改和模块移植方面也有其独到的特点。

e. 在高速运算和控制方面，状态机更有其巨大的优势。由于在 VHDL 中，一个状态机可以
由多个进程构成，一个结构体中可以包含多个状态机，而一