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数字时序分析中国 PCB 技术网翻译整理 阿鸣
第八章 数字时序分析
通过前面几章节的介绍，我们已经掌握了对信号的传播过程进行建模和分析的所有要
点，并能初步预计由于非理想的高速现象而造成信号完整性变化及对时序影响的情况。 但是，
仅仅了解这些还不足以去设计一个数字系统， 下一步要做的就是去协调整个系统，使各部分
单独的器件之间能够互相“对话”，其中包括对时钟或选通(Strobe)信号的时序调整，使得
数据信号在正确的时间内被锁存，从而满足接收器件所必需的建立和保持时间。
在这一章节里，我们描述了在共同时钟和源同步总线结构的系统中所必须满足的最基本
的时序方程。 了解这个时序方程式之后，设计者才可以知道哪些时序器件会影响系统的性能，
继而制定设计目标，确定最大的总线速度，以及计算时序裕量等等。
8.1. 共同时钟时序
在共同时钟系统设计中，驱动端和接受端共用一个时钟信号。图 8.1 描述了一个共同时
钟前端总线结构，类似于 PC 系统设计（前端总线就是连接处理器和芯片组的介质） 。这个
例子描述了处理器如何发送一位数据到芯片组，以及器件的 I/O 如何进行内部锁存操作的过
程。一个完整的数据传输需要经过两个时钟脉冲，第一个脉冲将数据锁存至驱动触发器，而
第二个脉冲将数据锁存至接收触发器。大致过程如下：
图 8.1: 共同时钟总线的结构简图
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1．处理器的内核电路在
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