资料介绍
2014全字数字IC笔试
三（10分）请阐述下PVT三项因素对数字电路的影响
module select(sel,a,b,c,out);
input [1:0] sel;
input [1:0] a,b,c;
output [2:0] out;
reg [2:0] out;
always @(a,b,c)
if(sel==2’b00)
out=a+b;
else if(sel[1])
out=b+c;
endmodule
1：数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除
2：如果DFF的Hold时间不满足，通常可以通过降低时钟运行速度来解??
3：DFF的setup时间是根据DFF与DFF之间的时序路径分析出来的，把时钟变慢可以有效??
加DFF的setup时间
4：同步电路和异步电路区分的主要方式是看是否使用的同一个时??
5.异步reset信号因为和时钟是异步的，因此不需要加时序约束
[pic]
七：时序报告分析??
原来拍的看不清类似于这种类型的题目：
[pic]
题目??
1. 该分析路径的时钟约束为多少MHz??
2. 该路径分析是否有violation存在？请给出结果和计算过??
这是原图??
[pic]
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