资料介绍
xilinx平台DDR3设计教程之设计篇_中文版教程现在你应该已经看完了仿真和综合教程
我们进入了设计篇,说白了就是讲一讲DDR IP的用户接口是怎么用的
用户接口在哪里?
请你打开下面这个目录里面的example_top.v
这也就是你综合出来工程的顶层文件了
我们来理一理
这个文件的结构吧
开头部分,
全是介绍,
你删了都关系
然后是各种参数的
设定
这里有bank,
row,column,
rank,等等各种设
置
其实你不用动它们
这些都是你之前选
条子的时候已经选
好了的
不记得自己选什么
条子了?
乖乖,你不如再翻
翻仿真教程先?
各种仿真延迟参数
也跟你选的条子有
关
你也别管了
我都不管这些
和DDR条子的各种接口
你要知道,用户接口是个内
部接口,你这里当然看不到
了。
如果之前选了
“use system clock”的话
这里就看不到
clk_ref相关的参考时钟管脚
了。
这里顺便提一下
column和row地址是在
ddr3_addr里面复用的。
column一般是10bit宽度。
row一般14-16bit宽度。
ddr3_ba是选bank的,
一般是3bit宽度,对应8个
bank。
ddr3_cs_n是选rank的,
有几个rank就有几个bit的
宽度,因为要考虑啥都不选
的情况,和之前几个参数不
一样的。
各种参数配置
相互之间的关系换算,
选择
继续和你没有关系
作为设计者的你,
可以继续无视这些部分
各种wire定义
你有兴趣研究不?
我是没兴趣
终于开始实例化DDR3了
看见DDR3 右边的#号了没?
这说明下面这些都不是管脚,
而是配置用的参数。
你继续不用改
这都六百多行了,
你还是啥也不用改。
唉呀妈呀,DDR3实例化的实体
总算找到了,就叫做
u_DDR3
找到没,我这里是747行
接下来你要改动的,其实只有