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xilinx平台DDR3设计教程之综合篇_中文版教程

资料介绍
xilinx平台DDR3设计教程之综合篇_中文版教程
你已经看过我写的仿真教程,并且按照步骤都做成功了吧?
现在要做综合?来个一图流就行了――看明白了吗?编译已经成功,bit文件生成了。
什么?没看明白?下面分开讲吧~
之前仿真教程里面讲过过traffic_gen,现在派用场了

看这个工程里面的顶层文件,不是我写的
其实这工程里面所有的文件都不是我写的

只要你生成好了IP core,管脚分配好(你也可以让core gen自动分配,用默认
值就行,还是参见仿真教程)

你要做的事,就是这么区区几步:
1,建立一个ISE工程,FPGA型号和封装选对就可以了
2,加入example_design/rtl下面的 example_top.v 以及其他所有.v文件
(什么,你写VHDL的?乖乖,不知道现在写VHDL的很难找工作?)
3,加入user_design/rtl下面的rtl下面的所有.v文件
4,加入example_design/par 下面的example_top.ucf文件

然后你就开始跑编译吧~
文件全部加完了之后就是这样的,都是绝对路径显示
多展开几级,来个壮观点儿的
其实就是把这两个目录下的*.v都加进去,最后别忘了加上
example_design/par 下面的example_top.ucf文件,就可以了

只要你在core gen的时候分配好了管脚,就不可能编译不成功。
这张图还记得吗?
万一做板子的人把按键和LED灯的管脚给你分配到了这里不能选的地方,
你就得留意下一页的内容了。
http://www.xilinx.com/support/documentation/ip_documentation/mig_7series/v1_5/ug586_7Series_MIS.pdf


在上面这个文档,也就是xilinx MIG的用户手册里面的132页,
有这么一段:
管脚电平可以用planAh……
标签:xilinxddr3
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