首页|嵌入式系统|显示技术|模拟IC/电源|元件与制造|其他IC/制程|消费类电子|无线/通信|汽车电子|工业控制|医疗电子|测试测量
首页 > 分享下载 > 常用文档 > 至芯原创FPGA教程之计数器实验

至芯原创FPGA教程之计数器实验

资料介绍
fpga计数器实验
FPGA 培训专家 www.zxopen.com


FPGA 入门课程 2-计数器
1. Verilog 硬件描述语言(HDL),描述计数器
一个模块可以划分三个部分包块,接口,线网寄存器声明区,线网寄存器编程区。
模块的声明
一个 Verilog 语言描述的模块由 module 和 endmodule 两个标签来声明一个模块。
跟随在 module 关键字之后的是模块名,它至少与 module 相隔一个空格,模块名
是用户自定义,以英文字母开头,例如错误写法 1_mymodule , -mymodule ,
_mymodule 都是错误写法。
在模块名后跟随的是接口区,用一对圆括号和分号来声明例如:();在圆括号之间是
声明接口区域详细的见下边的例子。
例子:
//counter_module.v
module counter_module (
input wire pi_clk,
output wire [3:0] po_counter
);
reg [3:0] counter_a=4'd0;
always@(posedge pi_clk)
counter_a<=counter_a + 1'b1;

assign po_cou……
标签:fpga计数器
至芯原创FPGA教程之计数器实验
本地下载

评论