手把手教你学FPGA免费在线培训_硬件描述语言篇之Verilog HDL代码规范.pdf

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手把手教你学习 FPGA 系列教程
硬件描述语言篇之 Verilog HDL 代码规范
1. 代码规范目的

本规范的目的是提高书写代码的可读性、可修改性、可重用性，优化代码综
合和仿真的结果，指导设计工程师使用VerilogHDL规范代码和优化电路，规范
可编程技术的VerilogHDL设计输入，从而做到：1.逻辑功能正确，2.提高整洁
度，3.便于跟踪、分析、调试，4.增强可读性，帮助阅读者理解，5.便于程序维
护，6. 便于整理文档，7. 便于交流合作。


2. 代码规范范围

本规范涉及Verilog HDL编码风格，编码中应注意的问题，Testbench的编码
等。本规范适用于Verilog model的任何一级（RTL，behavioral, gate_level)，也适
用于出于仿真、综合或二者结合的目的而设计的模块。



3. 代码规范内容

3.1 标准的文件头

在每一个版块的开头一定要使用统一的文件头，其中包括作者名，模块名，
创建日期，所属项目，概要，更改记录，版权等必要信息。


3.2 标准的 module 格式

（1） module 例化名用 xx_u 标示(多次例化用次序号 0,1,2…)。
（2） 建议每个模块加 timescale。
（3） 不要书写空的模块，即一个模块至少要有一个输入一个输出。
（4） 为了保持代码的清晰、美观和层次感，一条语句占用一行，每行限制
在 80 个字符以内，如果较长则要换行。
（5） 采用基于名字（name_based)的调用而非基于顺序的（order_based)的