SystemVerilog语言教程

SystemVerilog语言教程

SystemVerilog语言简介


SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE 1364-2001
Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、
压缩和非压缩数组、
接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的
能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为
系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的
增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVerilog有一个概括性的了
解。

1. 接口（Interface）

Verilog模块之间的连接是通过模块端口进行的。为了给组成设计的各个模块定义端
口，我们必须对期望的硬件设计有一个详细的认识。不幸的是，在设计的早期，我们很
难把握设计的细节。而且，一旦模块的端口定义完成后，我们也很难改变端口的配置。
另外，一个设计中的许多模块往往具有相同的端口定义，在Verilog中，我们必须在每个
模块中进行相同的定义，这为我们增加了无谓的工作量。
SystemVerilog提供了一个新的、高层抽象的模块连接，这个连接被称为接口（Inte
rface）。接口在关键字interface和endinterface之间定义，它独立于模块。接口在模
块中就像一个单一的端口一样使用。在最简单的形式下，一个接口可以认为是一组线网
。例如，可以将PCI总线的所有信号绑定在一起组成一个接口。通过使用接口，我们在进
行一个设计的时候可以不需要首先建立各个模块间的互连。随着设计的深入，各个设计
细节也会变得越来越清晰，而接口内的信号也会很容易地表示出来。当接口发生变化时
，这些变化也会在使用该