MT-097：高速逻辑的处理

人们撰写了大量文章来阐述如何端接PCB走线特性阻抗以避免信号反射。教程MT-094提出了微带线和带状线传输线路的基本设计公式。但是，何时需用传输线技术尚未述清。
下面总结了一条成熟的适用性指导方针。
MT-097
指南

高速逻辑的处理


何时需要传输线路技术?

人们撰写了大量文章来阐述如何端接PCB走线特性阻抗以避免信号反射。教程MT-094提出
了微带线和带状线传输线路的基本设计公式。但是，何时需用传输线技术尚未述清。

下面总结了一条成熟的适用性指导方针。

当PCB走线单向传输时延等于或大于施加信号上升/下降时间(以最快边沿为准)的一半时需
端接传输线特性阻抗。

例如，在Er = 4.0介电质上2英寸微带线的延时约270 ps。严格贯彻上述规则，只要信号上升
时间< ~500 ps，终端就应当进行阻抗匹配。

更保守的规则是使用2英寸(PCB走线长度)/纳秒(上升/下降时间)规则。如果信号走线超过
此走线长度/速度准则，则应端接匹配阻抗。

例如，如果高速逻辑上升/下降时间为5ns，PCB走线等于或大于10英寸(其中测量长度包括
曲折线)，就应端接其特性阻抗。

作为当今现代系统基本特征的一个示例，图1所示为多个逻辑系列的典型上升/下降所需时间，
其中包括+3.3 V电源运行的SHARC DSP。正如预料中的，上升/下降时间随负载电容变化。

在模拟域内，必须注意，运算放大器和其他电路也应同样适用这条2英寸/纳秒指导方针，
以确定是否需要传输线路技术。例如，如果放大器必须输出最大频率fmax，则等效上升时
间tr和这个fmax相关。这个限制上升时间tr可计算如下：