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Verilog大量例程

资料介绍
大量Verilog开发例程,可以多练练手
王金明:《 Verilog HDL 程序设计教程》
【例 3.1】4 位全加器
module adder4(cout,sum,ina,inb,cin);
output[3:0] sum;
output cout;
input[3:0] ina,inb;
input cin;
assign {cout,sum}=ina+inb+cin;
endmodule


【例 3.2】4 位计数器
module count4(out,reset,clk);
output[3:0] out;
input reset,clk;
reg[3:0] out;
always @(posedge clk)
begin
if (reset) out<=0; //同步复位
else out<=out+1; //计数
end
endmodule


【例 3.3】4 位全加器的仿真程序
`timescale 1ns/1ns
`include "adder4.v"
module adder_tp; //测试模块的名字
reg[3:0] a,b; //测试输入信号定义为 reg 型
reg cin;
wire[3:0] sum; //测试输出信号定义为 wire 型
wire cout;
integer i,j;


adder4 adder(sum,cout,a,b,cin); //调用测试对象
always #5 cin=~cin; //设定 cin 的取值


initial
begin……
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评论

yxliu· 2016-02-18 10:22:17
太感谢了