模数转换器时钟优化——测试工程观点

系统时钟优化可以提升系统的性能，但也颇具挑战性。为模数转换器设计抖动为350飞秒(fs)的编码电路是相对容易的，但这是否能够满足当今的高速需求？例如，测试AD9446-1001(16 bit 100 MHz ADC)时，在Nyquist区使用100 MHz的采样时钟频率，350 fs的抖动将使信噪比(SNR)下降约3 dB。如果在第三Nyquist域中使用105 MHz的模拟输入信号测试相同的设备，SNR下降可达10 dB。为了将时钟抖动减少到100 fs或更少，设计者需要理解时钟抖动来自哪里，以及ADC能够允许多大的抖动。如果在电路设计完成后才发现时钟电路性能受抖动的限制，并且在设计阶段中本可以很容易地避免该问题发生，这时已经太晚了。
模数转换器时钟优化： 转换误差等效于 16 bit 器件 32 LSB 的误差。这意味着随着 ADC
分辨率和模拟输入频率的增加，抖动变得更加引人注意。直观
上看，它们之间的关系是非常明显的，因此工程师可以通过分
测试工程观点 析 ADC 性能和编码时钟抖动之间的关系，最终确定可接受的
抖动量。式 1 定义了理想 ADC（具有无穷大分辨率）SNR(dB)
作者：Rob Reeder, Wayne Green, and Robert Shillito