高速数字系统中的信号完整性及实施方案

高速数字系统中的信号完整性及实施方案
高速数字系统中的信号完整性及实施方案
   
摘要：描述了高速数学电路中典型的信号完整性问题，分析了各种破坏信号完整性的原
因及解决方案，并结合一个实际的高速DSP系统，阐述实现信号完整性的具体方法。
    关键词：信号完整性 端接 DSP系统
现在的高速数字系统的时钟频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率
，以及很大的电路密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信
号完整性问题。破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数
据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。因此，信号完整性问题
已经越来越引起高速数字电路设计人员的关注。
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1 信号完整性问题及其产生机理
信号完整性SI（Signal
Integrity）涉及传输线上的信号质量及信号定时的准确性。在数字系统中对于逻辑1和
0，总有其对应的参考电压，正如图1（a）中所示：高于ViH的电平是逻辑1，而低于ViL
的电平视为逻辑0，图中阴景域则可视为不确定状态。而由图1（b）可知，实际信号总是
存在上冲、下冲和振铃，其振荡电平将很有可能落入阴影部分的不确定区。信号的传输
延迟会直接导致不准确的定时，如果定时不够恰当，则很有可能得到不准确的逻辑。例
如信号传输延迟太大，则很有可能在时钟的上升沿或下降沿处采不到准确的逻辑。一般
的数字芯片都要求数据必须在时钟触发沿的tsetup前即要稳定，才能保证逻辑的定时准
确（见图1（c））。对于一个实际的高速数字系统，信号由于受到电磁干扰等因素的影
响，波形可能会比我们想象中的更加糟糕，因而对于tsetup的要求也更加苛刻，这时，
信号完整性是硬件系统设计的一个至关重要的环节，必须加以认真对待。
一个数字系统能否正确工作其关键在于信号定时是否准确，信号定时与信号在传输线
上的传输延迟和