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用于SDH 2Mbs支路输出的一种全数字锁相环设计与实现!""" 年第 # 期
微电子学与计算机
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用于 !"# $%& ! ’ 支路输出的一种全数字锁相环设计与实现
黄海生 徐东明
$ 西安邮电学院计算机系， 西安 %&""’& (
摘
要： 文章提出了一种二阶全数字锁相环的实现方法， 由于采用鉴频、 鉴相并置方法， 同时把数字滤
波器融入其中， 采用小数分频器构成数控振荡器， 从 )* + &! 中恢复 ,& 时钟信号。 经硬件实验证实， 电路 的性能指标完全可以满足 -)* + ) 的有关标准。采用全数字锁相环对系统集成有明显的好处。
关键词： 同步数字系列， 抖动， 锁相环， 现场可编程门阵列
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引言 在通信网中，时分复用系统通常采用类似
的有关标准。 本文主要讨论从 )* + &! 中恢复 ,& 时钟信 号的专用数字锁相环的设计方法及理论分析； 即全数字锁相环电路设计、电路的输入和输出 指标要求、 原理分析和硬件实验结果。 $ 全数字锁相环电路设计
码速调整技术来传递定时信息。这就要求在接 收端必须进行数字平滑，来滤除抖动以保证通 信质量。数字平滑的基本原理就是数字锁相环 的原理， 即完成对输入定时信号的量化、 数字滤 波和定时综合。传统的数字化理论在这里表现 为简单的取整， 电路往往对应的是吞吐脉冲， 即 为计数器的形式。 技术的核心和难点是量化、 数 字滤波和定时综合有机的结合， 形成理论简单， 易于电路实现， 同时又能保证锁相环性能。 在 ./0 系统中采用指针和比特调整来容纳 1/0 支路信号的频率抖动和漂移，由于采用这 些码速调整，特别是指针调整会引起 1/0 支路 输出信号很大的相位跳变， 形成大的抖动， 因此 在这里要进行抖动衰减。传统的抖动衰减器可 分为二类；一类是由比特泄露电路和中等带宽 的数字锁相环构成，另一类
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本文讨论的是 ,& 支路信号平滑的二阶数 字锁 相
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