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不破坏锁相环路稳定性的鉴相泄漏抑制第3卷 第2期 2005 年 6 月

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与

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工

程

INFORMATION AND ELECTRONIC ENGINEERING

Vo1． 3， No． 2 Jun． ， 2005

不破坏锁相环路稳定性的鉴相泄漏抑制
胡罗林 1，杨晓庆 2，吴 洋 1，黄卡玛 2
（1.成都西科微波通讯有限公司 ，四川 成都 610091； 2.四川大学 电子信息学院，四川 成都 610065）

摘 要： 对鉴相频率泄漏进行抑制， 又不破坏环路的稳定性， 是工程设计中必须重视的问题。 本文通过对几种常用锁相环环路滤波器电路模型的传递函数的计算和分析， 获得了在不破坏锁相 环路稳定性的前提下对鉴相泄漏良好抑制的电路模型和参数。同时，分析表明：当锁相环的鉴相 频率很低时，鉴相泄漏的抑制尤为重要，采用二阶低通有源滤波器具有最好的抑制性能。 关键词：电子技术；鉴相泄漏抑制；传递函数；锁相环路稳定性；电路模型 中图分类号：TN763.3 文献标识码：A 文章编号：1672-2892(2005)02-0133-04

Restraint for PD Leakage without Damaging the PLL Stability
HU Luo-lin1，YANG Xiao-qing2，WU Yang1，HUANG Ka-ma2
（1.Seekon Microwave Communications Co．Ltd，Chengdu 610091，China； 2.College of Electronic Engineering，Sichuan University，Chengdu 610064，China） Abstract: In order to restrain PD（phase detecting）leakage without damaging the s