资料介绍
时序参数reviewRegister 时序参数
D Q Clk T Clk D tsu Q tc-q thold
注意：数据的上升和下降时间不同时，延时将不同
2004-12-15
清华大学微电子所《数字大规模集成电路》 周润德 第1页
Latch 时序参数
D Q Clk T Clk D tc-q PWm thold td-q tsu
Q
注意：数据的上升和下降时间不同时，延时将不同
2004-12-15
清华大学微电子所《数字大规模集成电路》 周润德 第2页
存储机理
静态
正反馈
CLK
动态
CLK
基于 电荷
Q CLK
D
Q
D
CLK
CLK
2004-12-15
清华大学微电子所《数字大规模集成电路》
周润德
第3页
Latch 和 Register 的Latency （ tDQ）与 Data to clock 时间的关系
W > tDC > tSU
tDC > W
tDC + tCQ - W = tDQ
tSU
tDQ
tDC > tSU
tDC + tCQ = tDQ
tSU
tDQ
tDC tSU
＝
tDC tSU
＝
正电平灵敏 Latch 2004-12-15
负沿
清华大学微电子所《数字大规模集成电路》
正沿 正沿触发 Register
周润德 第4页
Setup Time
时钟到达前 Latch 的电路状态 (Setup-1 情形):
CN
TG1 Inv2
D
Inv1
D1
SM
QM
Clk-Q Delay
CP
TClk-Q TSetup-1
Time
Data TSetup-1
t=0
Clock
Time
2004-12-15
清华大学微电子所《数字大规模集成电路》
周润德
第5页
Hold Time
Hold-1 情形
CN
TG1 Inv2
Clk-Q
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