资料介绍
第8章(课件)时序电路(2)2004年12月8日Register 时序参数
D Q Clk T Clk D tsu Q tc-q thold
注意:数据的上升和下降时间不同时,延时将不同
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Latch 时序参数
D Q Clk T Clk D tc-q PWm thold td-q tsu
Q
注意:数据的上升和下降时间不同时,延时将不同
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Latch 和 Register 的Latency ( tDQ)与 Data to clock 时间的关系
W > tDC > tSU
tDC > W
tSU
tDC > tSU
tSU
= tDQ
= tDQ
=
=
正电平灵敏 Latch 2004-12-8
负沿
正沿 正沿触发 Register
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比较精确的考虑建立时间(Setup Time)
Clk t D t Q t (a)
tc2q(时钟至输出时间)
1.05tC 2
Q
tC 2
Q
tSu tH (b)
tD 2
C
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Setup Time
时钟到达前 Latch 的电路状态 (Setup-1 情形):
CN
TG1 Inv2
D
Inv1
D1
SM
QM
Clk-Q Delay
CP
TClk-Q TSetup-1
Time
Data TSetup-1
t=0
Clock
Time
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第