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0.6μm CMOS工艺折叠共源共栅运算放大器设计

资料介绍
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第3 5卷第 3 期  2 0 0 8年 5月  

华 北 电 力 大 学 学 报 
J o u r n a l   o f   N o r t h   C h i n a   E l e c t i r c   P o we r   U n i v e r s i t y  

Vo 1 . 3 5 。 No. 3  
Ma y ,2 0 0 8  

0 . 6   m  C MOS工 艺 折 叠 共 源 共栅 运 算 放 大 器 设 计 
罗 产本 , 马海 杰 
( 华北 电力 大学 电气与 电子工程学 院,河北 保定 0 7 1 0 0 3 )  
摘 要 :折 叠 共 源 共 栅 结构 改进 了传 统 的 两级 运 算 放 大 器 的 输入 范 围和 电源 电压 抑 制 特 性 ,优 化 了二 阶 性 能 指 

标。利用 mO d s   0 . 6   C MO S工艺模 型参数 ,设计 了折 叠共 源共栅 结构的运 算放 大器,对各 性能参数 的仿真 
结果表 明:该 电路 的开环 增益为 8 0   d R ,单位增益 带宽为 2 0   MHz ,相位裕 度 7 3 。 ,功耗仅 为 3   mw。   关键词 :运算放 大器;折 叠共 源共栅 ;C MO S工艺 
中 图 分 类 号 :TN 4 3 2   文 献 标 识码 :A  文 章 编 号 :1 0 0 7 ―2 6 9 1( 2 0 0 8 )0 3―0 1 0 3 ―0 4  

De s i g n   o f   f o l d e d - c a s c o d e   o pe r a t i o n a l   a m pl i f i e r  

wi t h   0. 6 I J L m  CM OS   p r o……
0.6μm CMOS工艺折叠共源共栅运算放大器设计
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