0．6μm CMOS工艺折叠共源共栅运算放大器设计

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第３ ５卷第 ３ 期　 ２ ０ ０ ８年 ５月 　

华 北 电 力 大 学 学 报　
Ｊ ｏ ｕ ｒ ｎ ａ ｌ 　 ｏ ｆ 　 Ｎ ｏ ｒ ｔ ｈ 　 Ｃ ｈ ｉ ｎ ａ 　 Ｅ ｌ ｅ ｃ ｔ ｉ ｒ ｃ 　 Ｐ ｏ ｗｅ ｒ 　 Ｕ ｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ 　

Ｖｏ １ ． ３ ５ 。 Ｎｏ． ３ 　
Ｍａ ｙ ，２ ０ ０ ８ 　

０ ． ６ 　 ｍ　 Ｃ ＭＯＳ工 艺 折 叠 共 源 共栅 运 算 放 大 器 设 计　
罗 产本 ， 马海 杰　
（ 华北 电力 大学 电气与 电子工程学 院，河北 保定 ０ ７ １ ０ ０ ３ ） 　
摘 要 ：折 叠 共 源 共 栅 结构 改进 了传 统 的 两级 运 算 放 大 器 的 输入 范 围和 电源 电压 抑 制 特 性 ，优 化 了二 阶 性 能 指　

标。利用 ｍＯ ｄ ｓ 　 ０ ． ６ 　 Ｃ ＭＯ Ｓ工艺模 型参数 ，设计 了折 叠共 源共栅 结构的运 算放 大器，对各 性能参数 的仿真　
结果表 明：该 电路 的开环 增益为 ８ ０ 　 ｄ Ｒ ，单位增益 带宽为 ２ ０ 　 ＭＨｚ ，相位裕 度 ７ ３ 。 ，功耗仅 为 ３ 　 ｍｗ。 　 关键词 ：运算放 大器；折 叠共 源共栅 ；Ｃ ＭＯ Ｓ工艺　
中 图 分 类 号 ：ＴＮ ４ ３ ２ 　 文 献 标 识码 ：Ａ　 文 章 编 号 ：１ ０ ０ ７ ―２ ６ ９ １（ ２ ０ ０ ８ ）０ ３―０ １ ０ ３ ―０ ４ 　

Ｄｅ ｓ ｉ ｇ ｎ 　 ｏ ｆ 　 ｆ ｏ ｌ ｄ ｅ ｄ － ｃ ａ ｓ ｃ ｏ ｄ ｅ 　 ｏ ｐｅ ｒ ａ ｔ ｉ ｏ ｎ ａ ｌ 　 ａ ｍ ｐｌ ｉ ｆ ｉ ｅ ｒ 　

ｗｉ ｔ ｈ 　 ０． ６ Ｉ Ｊ Ｌ ｍ　 ＣＭ ＯＳ 　 ｐ ｒ ｏ