首页|嵌入式系统|显示技术|模拟IC/电源|元件与制造|其他IC/制程|消费类电子|无线/通信|汽车电子|工业控制|医疗电子|测试测量
首页 > 分享下载 > 消费类电子 > 全数字锁相环的设计

全数字锁相环的设计

资料介绍
全数字锁相环的设计通信与计算机
■ 北京润光泰力科技有限公司  谢程宏

全数字锁相环的设计
摘   要 : 本文在说明全数字锁相环的基础上, 提出了一种利用FPGA设计一阶全数字锁相环的方法, 并 给出了关键部件的RTL可综合代码, 并结合本设计的一些仿真波形详细描述了数字锁相环的工 作过程, 最后对一些有关的问题进行了讨论。 关键词 :全数字锁相环;D P L L;F S K;FPGA

引言
锁相环(PLL)技术在众多领域 得到了广泛的应用。 如信号处理, 调制解调, 时钟同步, 倍频, 频率 综合等都应用到了锁相环技术。 传 统的锁相环由模拟电路实现, 而全 数字锁相环(DPLL)与传统的模拟 电路实现的 PLL相比, 具有精度高 且不受温度和电压影响, 环路带宽 和中心频率编程可调, 易于构建高 阶锁相环等优点, 并且应用在数字 系统中时, 不需A/D及 D/A转换。 随 着通讯技术、 集成电路技术的飞速 发展和系统芯片(SoC)的深入研究, DPLL 必然会在其中得到更为广泛 的应用。

这里介绍一种采用 VERILOG 硬件描述语言设计 DPLL的方案。

器(ECPD),本设计中采用异或门 (XOR)鉴相器。 异或门鉴相器比较 输入信号Fin相位和输出信号Fout相 位之间的相位差Ф e=Ф in-Ф out, 并 输出误差信号Se作为K变模可逆计 数器的计数方向信号。环路锁定 时, Se为一占空比 50%的方波, 此 时的绝对相为差为90°。 因此异或 门鉴相器相位差极限为±90°。 异 或门鉴相器工作波形如图2所示。 K 变模可逆计数器 K变模可逆计数器消除了鉴相 器输出的相位差信号Se中的高频成 分, 保证环路的性能稳定。 K变模 可逆计数器根据相差信号Se来进行 加减运算。 当Se为低电平时, 计数 器进行加运算, 如果相加的结果达 到预设的模值, 则输出一个进位脉
标签:全数字锁相环的设
全数字锁相环的设计
本地下载

评论