一个ASIC设计流程实例 pdf

一个ASIC设计流程实例摘要：本文介绍了基于标准单元库的深亚微米数字集成电路的自动化设计流程。此流程从
设计的系统行为级描述或 RTL 级描述开始，依次通过系统行为级的功能验证，设计综合， 综合后仿真，自动化布局布线，到最后的版图后仿真。在这里，我们用 Synopsys 公司的 VSS(VHDL System Simulator)工具进行各种仿真， 用 Design Compiler 进行综合， 用 Cadence 公司的 Silicon Ensemble 进行自动布局布线。对于最后的版图后仿真，由于输出文件的限 制，我们改用 Active-HDL 工具进行验证。本文同时用一个实例 DDFS 对整个流程加以了举 例说明。 关键词：库，仿真，约束，综合， floorplan,布局布线。

前 言

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前 言
传统的芯片设计方法是手工全定制。随着半导体工艺的几何缩小，集成电路设计已经 到了深亚微米的时代。在同一面积上，晶体管数目的迅猛增加，传统的芯片设计方已几乎 变得不可能。再加上 time-to-market 的压力越来越大，用户要求芯片制造商在最短的时间 内用最低的费用生产高性能产品。为了解决这些问题，新的方法学和工具得到了发展。近 几年来，为了缓解 time-to-market 的压力和快速更新设计以满足用户的要求，一些高性能 的工具和技术得到了发展。高级设计语言的应用，如 VHDL ， Verilog ，取代了手画电路图, 并且提高了设计重用。技术更改指令 ECO(Engineering Change Orders)技术的发展更进一 步的提高了设计重用。 Formal Verification 代替动态仿真，不仅提高了验证速度，更重 要的是它摆脱了工艺的约束和仿真 test bench 的不完全性，更全面的检查了电路的功能。 从行为级开始综合大大提高了设计者的设计灵活性，使设计者更进一步