基于CPLD/FPGA的半整数分频器的设计

基于CPLDFPGA的半整数分频器的设计
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关于小数分频器 的小组
要求:
1:应用ALTERA器件实现
2:语言尽量用vhdl语言
3:实现8.7分频
4:通过一个月的时间实现
,应包括电路原理图,电路示意图,vhdl源程序,程序流成图,波形仿真图等.
5:本人有各种芯片,负责防真和电路实现!
计划:分以下几个步骤进行
1:小数分频原理
2:电路组成
3:小数分频器的HDL设计
4:波形仿真
5:电路实现
群号:10666250(临时)
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1基于CPLD/FPGA的半整数分频器的设计
摘要：简要介绍了CPLD/FPGA器件的特点和应用范围，并以分频比为2.5的半整数分频器
的设计为例，介绍了在MAX+plus
II开发软件下，利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑电路的过
程和方法。
关键词：VHDL CPLD/FPGA 数字逻辑电路设计 半整数分频器
1 引言
CPLD（Complex programmable Logic Device，复杂可编程逻辑器件）和FPGA（Field
programmable Gates
Array，现场可编程门阵列）都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件基础上
发展起来的。同以往的PAL、GAL相比，FPGA/CPLD的规模比较大，适合于时序、组合等逻
辑电路的应用。它可以替代几十甚至上百块通用IC芯片。这种芯片具有可编程和实现方
案容易改动等特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、ROM、PROM、或
EPROM中，因而在可编程门阵列芯片及外围电路保持不动的情况下，换一块EPROM芯片，
就能实现一种新的功能。它具有设计开发周期短、设计制造成本低、开发工具先进、标
准产品无需测试、质量稳定以及实时在检验等优点，因此，可广泛应用于产品的原理设
计和产品生产之中。几乎所有应用