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Aldec中调用XIlinxCore设计DCM存在的问题及解...

资料介绍
在Aldec中调用XilinxIPCore设计DCM时存在的问题及解决方法
在Aldec中调用XilinxIPCore设计DCM时存在的问题及解决方案
作者:Radar Radar工作室
问题的提出:
在某大型设计中,为了使时钟达到最小的延时和抖动,我们采用全局时钟资源驱动设
计的主时钟,为此,调用Xilinx_CoreGenerator设计DCM(Digital Clock Manager)。
指标:输入时钟为40MHz,输出为100MHz;
环境:Aldec6.3SP2,Xilinx7.1SP4,Synplify8.1;
语言:VHDL。
Aldec做为第三方工具,具有很好的仿真性能。就应用语言而言,能够很好地支持VH
DL,Verilog和SystemC,而且在对VHDL的设计进行仿真时,一般不用加入仿真库,对Ve
rilog的设计进行仿真时则要加入仿真库,但也很方便,一般加入以下四个库即可:ovi
_simprim,ovi_uni9000,ovi_unisim,ovi_Xilinxcorelib(此处使用的是Xilinx的IS
E以及CoreGenerator,故要把该库加入)。具体加入方法是:在Aldec界面下,选择des
ign---Settings---Verilog如下图所示。


[pic]
图(1)使用Verilog仿真时加入仿真库的界面
在此设计中,我们使用的是VHDL语言。于是就存在如何把库加入以及加入什么库的问题


问题的分析与解决:
输入时钟40MHz,输出时钟100MHz,调用XilinxCoreGenerator生成DCM相关属性如下
图所示:
……
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