FPGA设计中的时序分析及异步设计注意事项

FPGA设计中的时序分析及异步设计注意事项FPGA设计中的时序分 析及异步设计注意事项

什么是建立和保持时间
建立时间和保持时间： 建立时间和保持时间：

建立时间（ 建立时间（setup time）：是指在触发器的时钟信号上升沿到来以前 ）：是指在触发器的时钟信号上升沿到来以前 ，数据稳定不变的时间， 数据稳定不变的时间，如果建立时间不够， 如果建立时间不够，数据将不能在这个时 钟上升沿被打入触发器； 钟上升沿被打入触发器； 保持时间（ 保持时间（hold time）：是指在触发器的时钟信号上升沿到来以后 ）：是指在触发器的时钟信号上升沿到来以后 ，数据稳定不变的时间， 数据稳定不变的时间， 如果保持时间不够， 如果保持时间不够，数据同样不能被打入 触发器。 触发器。
2

时序分析基础
电路设计的难点在时 序设计， 序设计，而时序设计 的实质就是满足每一 个触发器的建立/保 持时间的要求。 持时间的要求。
T_cycle T1
CLKCREG1

其其其其其其

①
D Q REG1

组组 逻逻

D

Q

REG2

CLK

②
③

T1
T

REG2(D)

n

n+1 Ts Th

CLK(REG2)
T

REG2(Q)

n

n+1

3

时序分析基础－ 时序分析基础 －续
如上图所示， 如上图所示，以REG2为例， 为例，假定触发器的建立时间要求为： 假定触发器的建立时间要求为：T_setup，保 持时间要求为： 持时间要求为：T_hold，路径① 路径①延时为： 延时为：T1，路径② 路径②延时为： 延时为：T2，路径③ 路径③ 延时为： 延时为：T3，时钟周期为： 时钟周期为：T_cycle， Ts ＝（T_cycle ＋ △T）－T1，Th ＝T1－△T， 令 △T ＝T3－T2，则 条件1.如果T_setup < Ts ，即 T_setup < （T_cycle ＋